Verilog (베리로그)

Verilog는 HDL(Hardware Description Language)의 일종이다. Verilog는 디지털 회로 또는 아날로그 회로 설계에 사용된다.

 

Verilog는 1984년에 처음 나왔고 IEEE 1364-2005으로 표준화되었다. 현재는 SystemVerilog 표준으로 병합되었고 최신 표준은 IEEE 1800-2017이다.

 

처음에는 하드웨어 표현과 시뮬레이션에 사용하기 만들어졌지만 이후 합성 기능이 만들어졌다.

 

Verilog는 Verification과 Logic의 합성어이다.

 

대표적인 HDL에는 VHDL과 Verilog와 SystemVerilog가 있다.