JK 플립플롭 동작 로직

JK 플립플롭(JK Flip-Flop)의 로직 회로는 다음과 같이 SR 래치와 클럭 입력으로 구성된다.

 

 

클럭 입력 Clk가 1일 때 JK의 진리표는 다음과 같다. 기본적으로 SR 래치와 동일하게 동작하지만 JK 입력이 모두 1일 때 Q가 토글되는 것이 다르다.

 

J	K	Q
0	0	No Change
0	1	0
1	0	1
1	1	Toggle

 

클럭이 1이 될 때 JK 입력에 따라 Q 출력값이 변한다.