VHDL 예제

VHDL은 크게 Entity declaration와 Architecture description으로 구성된다. Entity는 외부 인터페이스를 기술하고 Architecture에 실행 코드를 기술한다.

 

AND 로직을 VHDL로 구현한 코드는 다음과 같다.

 

library ieee;
use ieee.std_logic_1164.all;

 

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-- Entity declaration
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entity AND1 is
port( 

        x: in std_logic;
        y: in std_logic;
        F: out std_logic
);
end AND1;  

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-- Architecture description
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architecture behav1 of AND1 is
begin
    process(x, y)
    begin
        if ((x='1') and (y='1')) then
             F <= '1';
        else
             F <= '0';
        end if;
    end process;
end behav1;